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Artículo técnico

¿Qué es R.A.I.S.E.?

Diagrama del bloque del procesador de almacenamiento Flash SF-2500 [1]

La Matriz Redundante de Elementos de Silicio Independientes (R.A.I.S.E.™) es una tecnología complementaria a las capacidades de Código de corrección de errores (ECC) del procesador de almacenamiento Flash (FSP) que se encuentran en el componente de la tecnología LSI® SandForce® DuraClass™.

Los dispositivos NAND Flash son víctima de múltiples errores de bit (BE) que tienen lugar de una manera natural durante su uso. Durante el principio del ciclo de vida (BOL) y el final del ciclo de vida (EOL) de la NAND Flash, el componente Código de corrección de errores (ECC) que va integrado detecta y corrige estos errores de bit.

Figura 2. Ejemplo de crecimiento exponencial del componente BER de la NAND

La Frecuencia de errores de bits (BER) es una característica que viene incluida por el fabricante de la NAND Flash y que depende notablemente del proceso y tipo de elaboración de la NAND. • La BER es inversamente proporcional a los ciclos de programación y eliminación que quedan en la NAND, por lo que, en consecuencia, cuando se escriben o eliminan datos con más frecuencia en el dispositivo NAND Flash, la Frecuencia de errores de bits aumenta de manera proporcional hacia el final del ciclo de vida de la NAND.

Tal como se muestra en la figura 2, la frecuencia del Índice de errores de bits incorregibles (RBER) crece de manera exponencial a medida que se programan (escriben) o se eliminan datos en la NAND Flash, desde el principio hasta el final de su ciclo de vida, de tal modo que, al final, una vez sobrepasada la resistencia del ciclo escritura/borrado (P/E) con la que el fabricante la ha caracterizado, esta llega a un estado de no utilización.

Ante el caso improbable de que se dé un error de bit en algunos datos, la primera línea de defensa que se activa es el componente ECC.

La complejidad del componente ECC puede variar en función de la recuperabilidad de la longitud de los bits (por ejemplo:1 bit, 2 bits... 55 bits por 512 bytes), el código que se use (por ejemplo: BCH, Reed Solomon, etc.) y la ayuda en la reparación de los errores de la Flash y la recuperación de los datos válidos para el ordenador anfitrión.

Para caracterizar la fortaleza del componente ECC se usa el término Frecuencia de errores de bits incorregibles (UBER), el cual describe la frecuencia con la que se produce un único error de bit incorregible incluso después de que se haya aplicado ECC.

Figura 3. El procesador de almacenamiento Flash de LSI SandForce frente al UEBER de los controladores estándar de las unidades SSD [2]

En la figura 3 se muestra cómo tiene lugar una Frecuencia de errores de bits incorregibles de 1 error de bit por cada cuatrillones de bits (~0,11 Petabytes) procesados de una manera habitual, lo cual aumenta el riesgo de los datos del usuario de errores de bits incorregibles y errores silenciosos en un momento bastante temprano en el ciclo de vida del producto en comparación con el procesador SandForce que llevan las SSD (FSP). [2] [3]

Una vez que la BER agota las capacidades del componente ECC del procesador de almacenamiento Flash, especialmente en el final del ciclo de vida de la NAND Flash, la probabilidad de que se dé un error incorregible aumenta y la corrupción de los datos puede ser inminente.

Ante estas circunstancias, la segunda línea es una pequeña cantidad de NAND Flash que se ha reservado de la capacidad de la unidad SSD para implementar la protección Matriz Redundante de Elementos de Silicio Independientes (R.A.I.S.E.).

Figura 4. Una página con errores se ha reconstruido en un nuevo bloque de datos ya conocido a partir de información redundante [2] [4]

La R.A.I.S.E. se construye a partir de información redundante almacenada en múltiples páginas en los dispositivos NAND Flash de las SSD con el propósito de reconstruir los datos a nivel de página o de bloque de un modo transparente en un bloque ya conocido y en buenas condiciones para la NAND Flash, tal como se ilustra en la figura 4.

Esta tecnología proporciona la protección y la fiabilidad de la RAID 5 (matriz redundante de discos independientes) en una única unidad SSD sin tener que sobrecargar el doble de la escritura de la paridad y con una Frecuencia de errores de bits incorregibles (UBER) de casi un cuatrillón de veces menos que la de un procesador de almacenamiento Flash estándar de SSD sin R.A.I.S.E. o 1 error de bit por cada 100 octillones de bits (10^-29) o ~111022302462515,66 Petabytes de datos procesados.

La recuperación a nivel de página y de bloque (un bit por banda) puede darse en 50–100ms y no tiene ningún efecto que sea percibible por el usuario, permitiendo de este modo un proceso de recuperación de los errores perfecto y una integridad de los datos garantizada.

Con cada nueva generación de reducción de la litografía, la complejidad de gestionar geometrías menores de la NAND Flash aumenta y la resistencia de escribir/eliminar disminuye. Es por ello que la protección R.A.I.S.E. se ha convertido en la solución recomendada por los fabricantes de NAND Flash a la hora de gestionar y mejorar la fiabilidad de la NAND Flash.

Figura 5. Capas de protección de datos de la NAND que utilizan los componentes ECC, R.A.I.S.E. o CRC-32

En aquellas circunstancias en las que pueden darse errores silenciosos debido a que el componente ECC no ha detectado un error de bit incorregible, es posible que se devuelvan al ordenador anfitrión datos no válidos y ello arriesgaría la integridad de los datos del usuario implicados.

Puesto que el componente ECC del FSP no detectó ningún error, la R.A.I.S.E. no puede aplicarse y se usa la evaluación integral CRC de 32 bits para detectar datos sobre la marcha antes de que la integridad de los datos se vea afectada al devolverse al anfitrión datos no válidos como si se tratara de datos válidos.

En aplicaciones importantes como las que se usan en la Bolsa, el riesgo de introducir en el ordenador anfitrión un solo bit de datos corrompido como si se tratara de uno válido puede destruir economías enteras si ese error no se detecta de modo inmediato.

Conclusión

La gestión de la complejidad de la NAND Flash aumenta de una manera exponencial durante el transcurso de su ciclo de vida.

Gestionar una Frecuencia de errores de bits (BER) que cada vez es más alta requiere el uso de soluciones innovadoras tales como la R.A.I.S.E. de LSI SandForce que garanticen la protección de los datos más allá de la acción del componente ECC tras superar la resistencia de escritura/eliminación de datos finita de los dispositivos NAND Flash.

En caso de no usarse la R.A.I.S.E. para complementar un ya existente sistema complejo de corrección de errores (ECC) y la tecnología de gestión LSI SandForce DuraClass Flash, se arriesgaría no solo la integridad de los datos del usuario sino también de toda una SSD en un cliente, empresa o clase de aplicaciones empresariales durante el ciclo de vida de la SSD.

Referencias:
  1. Procesadores de almacenamiento Flash empresariales SandForce SF-2600 y SF-2500, LSI Corporation (http://www.lsi.com/downloads/Public/Flash-Storage-Processors/LSI_PB_SF-2500_EnterpriseFSP.pdf)

  2. RAISE™ - Matriz Redundante de Elementos de Silicio Independientes, LSI Corporation (http://www.lsi.com/technology/duraclass/Pages/RAISE.aspx)

  3. Tecnología LSI DuraClass, LSI Corporation (http://www.lsi.com/technology/duraclass/Pages/default.aspx)

  4. Procesadores de unidades SSD de la serie SF-2000 New Enterprise y productos industriales, LSI Corporation, octubre de 2010 (http://www.lsi.com/)

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