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Relazione tecnica

Cos'è la tecnologia R.A.I.S.E?

Figura 1. Diagramma a blocchi di un processore di storage flash SF-2500 [1]

La tecnologia R.A.I.S.E. (Redundant Array of Independent Silicon Elements™) è una tecnologia complementare alle funzionalità ECC (Codice di Correzione degli Errori) integrate nei processori di storage flash (FSP) che utilizzano controller LSI® SandForce® con tecnologia DuraClass™.

Le memorie NAND Flash, per loro natura, sono soggette a un certo numero di errori dei bit (BE) durante l'utilizzo. Durante le fasi di "Inizio vita" (BOL) e "Fine vita" (EOL) delle memorie NAND Flash, questi errori dei bit sono rilevati e corretti dalle funzionalità del codice di correzione degli errori (ECC).

Figura 2. Esempio di crescita esponenziale del BER in una memoria NAND

Il tasso di errore dei bit (BER) è definito dal produttore della memoria NAND Flash durante la fase di produzione, e dipende in larga parte dal processo produttivo e dal tipo di NAND prodotto.

Il BER è inversamente proporzionale al numero restante di cicli di programmazione e cancellazione della memoria NAND; pertanto, con l'aumentare dei cicli di scrittura o cancellazione eseguiti su un dispositivo dotato di memoria NAND Flash, si registrerà un incremento proporzionale del tasso degli errori dei bit, in corrispondenza dell'approssimarsi della fine del ciclo di vita (EOL) della memoria NAND.

Come mostrato in Figura 2, la frequenza del tasso di errore dei bit grezzi (RBER) cresce in maniera esponenziale in una memoria NAND Flash sottoposta a cicli di programmazione (scrittura) o cancellazione dalla fase iniziale del ciclo di vita fino al termine del ciclo di vita, fino a diventare del tutto inutilizzabile una volta superato il numero di cicli P/E previsti dal produttore.

Nel raro caso che si verifichi un errore dei bit associato a una certa quantità di dati, la prima barriera di difesa è rappresentata dalle funzionalità ECC.

Il livello di complessità delle funzionalità ECC varia in base alla lunghezza dei bit recuperabili (per es. 1 bit, 2 bit ... 55bit per 512 byte) e al tipo di codice utilizzato (per es. BHC, Reed Solomon); e la sua funzione è quella di correggere gli errori Flash, restituendo dati validi al computer host.

Per esprimere il livello di efficacia offerto dalla funzione ECC, viene utilizzato il termine "Tasso di bit errati non correggibili" (UBER), che descrive la frequenza con cui si verifica un singolo errore dei bit non correggibile anche dopo che è stata attivata la funzionalità ECC.

Figura 3. Comparazione tra un controller FSP LSI SandForce e un controller SSD UEBER standard [2]

Come rappresentato in Figura 3, tipicamente i controller SSD standard (processore di storage Flash) sono caratterizzati da un tasso di errore dei bit pari a 1 errore di bit ogni quadrilione di bit (~0,11 petabyte); ciò espone i dati degli utenti a un maggiore rischio di errori dei bit non correggibili o a errori invisibili anche durante le prime fasi del ciclo di vita del dispositivo, rispetto a quando accade con i dispositivi dotati di processore SSD (FSP) SandForce. [2] [3]

Una volta che il BER esaurisce le capacità delle funzionalità ECC sul processore di storage flash, specialmente con l'approssimarsi della fine del ciclo di vita della memoria NAND Flash, la probabilità che si verifichi un errore non correggibile aumenta, e a questo punto la corruzione dei dati diventa un evento imminente.

In tali circostanze, la seconda barriera di protezione consiste nel riservare una piccola porzione della memoria NAND Flash, prelevandola dalla capacità di storage del drive SSD, per implementare le funzionalità di protezione della tecnologia R.A.I.S.E (Redundant Array of Independent Silicon Elements).

Figura 4. Una singola pagina corrotta viene ricostruita in un nuovo blocco valido utilizzando dati ridondanti [2] [4]

La tecnologia R.A.I.S.E. utilizza informazioni ridondanti memorizzate su pagine multiple dei drive SSD e sulle memorie NAND Flash, per ricostruire pagine o dati a livello di blocchi in modo trasparente, creando un blocco di memoria NAND Flash valido e non danneggiato, come illustrato in Figura 4.

Questa tecnologia garantisce la protezione e l'affidabilità delle funzionalità RAID 5 (Redundant Array Of Independent Disks) su un singolo drive SSD, senza richiedere un raddoppiamento dell'overhead in scrittura della parità e con un tasso di bit errati non correggibili (UBER) circa un quadrilione di volte inferiore rispetto a quello di processore di storage flash SSD standard privo di tecnologia R.A.I.S.E., equivalente a 1 errore di bit ogni 100 ottilioni di bit (10^-29) o ~111022302462515,66 petabyte di data elaborati.

Le funzioni di recupero a livello di pagine e blocchi (singoli bit per blocco) possono essere eseguite in 50–100ms, senza alcun impatto percepibile dall'utente, e consentendo il recupero degli errori in modo del tutto trasparente, garantendo l'integrità dei dati.

Con la graduale miniaturizzazione delle nuove generazioni di litografie si registra una crescente complessità di gestione delle geometrie delle memorie NAND Flash sempre più piccole, a fronte di una riduzione della durata in termini di cicli di Programmazione/Cancellazione. Di conseguenza, le funzioni di protezione offerte dalla tecnologia R.A.I.S.E sono divenute la soluzione raccomandata dai produttori di memorie NAND Flash, per la gestione e l'ottimizzazione dell'affidabilità dei dispositivi NAND Flash.

Figura 5. Layer di protezione dati NAND mediante tecnologie ECC, R.A.I.S.E. e CRC-32

Nei casi in cui si verificano errori silenti causati dal mancato rilevamento di un errore di bit non correggibile da parte del componente ECC, il computer host potrebbe ricevere dati non validi, con il conseguente rischio di compromissione dell'integrità dei dati dell'utente.

Dato che non è stato rilevato alcun errore dal componente ECC dell'FSP, la funzione R.A.I.S.E. non è in grado di fornire alcun tipo di supporto e pertanto è necessario utilizzare una verifica CRC End-to-End a 32bit per intercettare i dati in transito prima che ne venga compromessa l'integrità, con il conseguente invio al dispositivo host di dati non validi, erroneamente considerati invece come validi.

Nel caso di applicazioni mission-critical, come i programmi di gestione dei pacchetti azionari, l'introduzione di un singolo bit dati corrotto, considerato come valido, all'interno di un computer host potrebbe causare la distruzione di intere economie se non rilevato immediatamente.

Conclusioni

La complessità di gestione delle memorie NAND Flash cresce in maniera esponenziale dall'inizio del ciclo di vita fino all'approssimarsi della fine del ciclo di vita della memoria.

La gestione del tasso di errori dei bit (BER) richiede soluzioni innovative, come l'uso della tecnologia R.A.I.S.E presente sui controller LSI SandForce, al fine di garantire un livello di protezione dei dati superiore a quello fornito dalle funzioni ECC, per i dispositivi NAND Flash caratterizzati da una durata predefinita in termini di cicli di programmazione e cancellazione.

L'uso di sistemi inferiori alla tecnologia R.A.I.S.E per affiancare sistemi di correzione degli errori (ECC) e tecnologie di gestione Flash DuraClass per i controller LSI SandForce già sufficientemente complesse non solo mette a rischio l'integrità dei dati dell'utente, ma anche interi sistemi SSD utilizzati in ambienti client, aziendali e per applicazioni industriali, durante l'intero ciclo di utilizzo del disco SSD.

Riferimenti:
  1. SandForce SF-2600 and SF-2500 Enterprise Flash Storage Processors, LSI Corporation (http://www.lsi.com/downloads/Public/Flash-Storage-Processors/LSI_PB_SF-2500_EnterpriseFSP.pdf)

  2. RAISE™ - Redundant Array of Independent Silicon Elements, LSI Corporation (http://www.lsi.com/technology/duraclass/Pages/RAISE.aspx)

  3. LSI DuraClass™ Technology, LSI Corporation (http://www.lsi.com/technology/duraclass/Pages/default.aspx)

  4. SF-2000 Family SSD Processors New Enterprise and Industrial Products, LSI Corporation October 2010 (http://www.lsi.com/)

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