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Resumen técnico

¿Qué es R.A.I.S.E.?

Figura 1. Diagrama de bloques del Procesador de almacenamiento Flash SF-2500 [1]

La Matriz redundante de elementos de silicio independientes (R.A.I.S.E.™) es una tecnología que complementa las capacidades del código corrector de errores (ECC) del Procesador de almacenamiento Flash (FSP) encontrado en el componente de tecnología LSI® Sandforce® DuraClass™.

La memoria Flash NAND se ve afectada por un número de errores de bit (BE) de ocurrencia natural durante su aplicación. Durante el Comienzo de la vida (BOL) y el Final de la vida (EOL) de la memoria Flash NAND, estos errores de bit son detectados y corregidos por el componente de Código corrector de errores (ECC) incorporado.

Figura 2. Un ejemplo de crecimiento exponencial de la BER en la NAND

La tasa de error de bit (BER) es caracterizada por el fabricante de la memoria Flash NAND durante la producción, y depende en gran medida del proceso de fabricación y del tipo de NAND producido.

La BER es inversamente proporcional a los ciclos de programación y de borrado que quedan en la NAND y, en consecuencia, a medida que el dispositivo de memoria Flash NAND es escrito o borrado con mayor frecuencia, hacia el EOL de la NAND la tasa de error de bits aumentará proporcionalmente.

Como se muestra en la Figura 2, la frecuencia no corregida de la Tasa de error de bits sin procesar (RBER) crece exponencialmente en la medida que la memoria Flash NAND es programada (escrita) o borrada desde el principio hasta el final de su ciclo de vida, llegando en última instancia a un estado inutilizable al pasar de la resistencia del ciclo de P/B caracterizado por el fabricante.

En el raro caso que se produzca un error de bits en una porción de los datos, la primera línea de defensa es el componente ECC.

La complejidad del ECC puede variar dependiendo de la recuperabilidad de la longitud de bits (por ejemplo, 1 bit, 2 bits ... 55 bits por cada 512 bytes ) y el código utilizado (por ejemplo, BCH, Reed Solomon), ayudando a corregir los errores de Flash y a devolver datos válidos a la computadora huésped.

Con el fin de caracterizar la resistencia del componente de ECC, se utiliza el término Tasa de error de bit incorregible (UBER) para describir la velocidad a la que se producirá un error de bits único incluso después que se aplica el ECC.

Figura 3. UBER para el FSP LSI Sandforce vs. el Controlador SSD Estándar [2]

En la Figura 3, se produce típicamente una relación de UBER de 1 error de bit en un Controlador SSD estándar por 1 billón de bits (aprox. 0,11 petabytes) procesados (Procesador de almacenamiento Flash), y expone a los datos de usuario a un mayor riesgo de errores de bits incorregibles y de errores silenciosos muy temprano en la vida útil, en comparación con el Procesador SSD (FSP) SandForce. [2] [3]

Una vez que la BER agota la capacidad de ECC en el Procesador de almacenamiento Flash, especialmente al final de la vida de la memoria Flash NAND, aumenta la probabilidad que ocurra un error incorregible, y la corrupción de datos puede ser inminente.

En este caso, la segunda línea es una pequeña cantidad de memoria Flash NAND reservada a partir de la capacidad de la unidad SSD para la aplicación de la protección con Matriz redundante de elementos de silicio independientes (R.A.I.S.E.).

Figura 4. Se vuelve a generar una sola página mala como un nuevo bloque reconocido bueno a partir de información redundante [2] [4]

La R.A.I.S.E. es construida a partir de información redundante almacenada en múltiples páginas en la memoria Flash NAND de la SSD, con el fin de reconstruir de forma transparente los datos a nivel de página o bloque para lograr un bloque de memoria Flash NAND conocido como bueno, tal como se ilustra en la Figura 4.

Esta tecnología proporciona la protección y confiabilidad de RAID 5 (matriz redundante de discos independientes) sobre una sola unidad SSD, sin tener dos veces la información suplementaria de escritura de paridad, y con una Tasa de error de bit incorregible (UBER) de cerca de un billón de veces menos que un Procesador de almacenamiento Flash SSD estándar sin R.A.I.S.E.™, o sea 1 error de bit por cada 100 octillones de bits (10^-29), o aprox. 111022302462515,66 petabytes de datos procesados.

La recuperación al nivel de la página y del bloque (un solo bit por banda) puede llevarse a cabo en 50 a 100 mseg, y no tiene ningún impacto perceptible para el usuario, lo que permite un proceso de recuperación de errores sin problemas y con la integridad de los datos garantizada.

Con cada nueva generación de reducciones litográficas, aumenta la complejidad de la gestión de geometrías más pequeñas de memoria Flash NAND y disminuye la resistencia ante la programación/borrado. En consecuencia, la protección con R.A.I.S.E. se ha convertido en la solución recomendada por los fabricantes de memoria Flash NAND para gestionar y mejorar la confiabilidad de la memoria Flash NAND.

Figura 5. Capas de protección de datos en NAND utilizando ECC, R.A.I.S.E. y CRC-32

En aquellas circunstancias en que se puedan producir errores silenciosos debido a la no detección de un error de bit incorregible por parte del componente ECC, se podrían devolver datos no válidos a la computadora huésped y hacerse patente el riesgo de comprometer la integridad de los datos de usuario.

Ya que el componente ECC del FSP no detectó ningún error, la R.A.I.S.E. no puede ayudar, y se utiliza la comprobación de CRC de 32 bits de extremo-a-extremo para capturar los datos en tránsito antes que se vea comprometida la integridad de los datos a causa de la devolución de datos no válidos al huésped como datos válidos.

En las aplicaciones de misión crítica, tales como la comercialización de acciones, el riesgo de la introducción de un solo bit de datos dañados como datos válidos a la computadora huésped podría destruir economías enteras, si el error no fuera detectado inmediatamente.

Conclusión

La complejidad de la gestión de la memoria Flash NAND aumenta exponencialmente desde el comienzo hasta el final de la vida útil.

La gestión de la Tasa de error de bit (BER) en aumento requiere soluciones innovadoras, tales como la R.A.I.S.E. de LSI SandForce con el fin de garantizar la protección de los datos más allá del ECC, teniendo en cuenta la resistencia finita de programación y borrado del dispositivo de memoria Flash NAND.

El utilizar algo menos que R.A.I.S.E. para complementar un sistema de corrección de errores (ECC) de por sí complejo y la tecnología de gestión de Flash DuraClass de LSI SandForce arriesgaría la integridad, no sólo de los datos de los usuarios, sino también de toda la SSD en las clases de aplicaciones Cliente, Enterprise e industrial durante el ciclo de vida de la SSD.

Referencias:
  1. Procesadores de almacenamiento Flash Enterprise SandForce SF-2600 y SF-2500, LSI Corporation (http://www.lsi.com/downloads/Public/Flash-Storage-Processors/LSI_PB_SF-2500_EnterpriseFSP.pdf)

  2. RAISE™ - Matriz redundante de elementos de silicio independientes, LSI Corporation (http://www.lsi.com/technology/duraclass/Pages/RAISE.aspx)

  3. Tecnología LSI DuraClass™, LSI Corporation (http://www.lsi.com/technology/duraclass/Pages/default.aspx)

  4. Nuevos productos corporativos e industriales de los procesadores SSD de la familia SF-2000, LSI Corporation, octubre de 2010 (http://www.lsi.com/)

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